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Difícil
Desde cero
5 pruebas
FSM receptor UART
Un controlador UART simplificado. La máquina de 4 estados sigue el ciclo:
| Estado | Código | Significado |
|---|---|---|
| Idle | 00 |
Espera rx = '0' |
| Start | 01 |
Captura bit de start |
| Data | 10 |
Muestrea bit de datos |
| Stop | 11 |
Captura bit de stop |
Especificación
- Desde idle, avanza a start sólo si
rx = '0'. - Desde start/data/stop avanza en cada flanco.
- Stop vuelve a idle.
- Reset → idle.
Pista
STD_LOGIC_VECTOR(1 downto 0) y un case es la codificación más simple.
Caso de prueba visible
rx=1 luego baja a 0 — arranca la FSM
| Puerto | Tiempo | Valor |
|---|---|---|
reset |
0 ns | 1 |
reset |
25 ns | 0 |
rx |
0 ns | 1 |
rx |
200 ns | 0 |
4 casos de prueba ocultos — resuélvelos para revelarlos.